DDR4は“どこまで安全か”を予測できる。 SSN起因ジッタを考慮した統計的マージン解析

Keysight Technologies 同時スイッチングノイズに起因する ジッタモデルを使った、正確な統計に基づく DDR4マージンの予測 著者 キーサイト・テクノロジー　Hee-Soo LEE、Cindy Cui、Heidi Barnes、 Luis Boluna DesignCon 2017 発表の ホワイトペーパー このホワイトペーパーは 2017年1月にDesignConにて 最初に発表されました。 DesignConの許可に基づいて 転載しています。

DesignCon 2017 同時スイッチングノイズに起因する ジッタモデルを使った、正確な統計に 基づくDDR4マージンの予測 キーサイト・テクノロジー　Hee-Soo LEE hee-soo_lee@keysight.com キーサイト・テクノロジー　Cindy Cui cindy_cui@keysight.com キーサイト・テクノロジー　Heidi Barnes heidi_barnes@keysight.com キーサイト・テクノロジー　Luis Boluna luis.boluna@keysight.com

要旨 超低BERでランダムジッタの正確な予測が必要とされるシステムのデザインにおいて、統計的アプローチがます ます一般化しています。その一例としてDDR4があります。統計的アプローチはシステムに時間変動がないこと を前提としているため、同時スイッチング出力(SSO)や同時スイッチングノイズ(SSN)に起因する電圧ノイズをモ デル化できないという制限があります。このホワイトペーパーでは、トランジェントシミュレーションから計算 される電圧ノイズからジッタモデルを抽出し、次にそれを使って、統計解析でタイミングの正確な予測と電圧マー ジンの計算を行うソリューションを提案します。 なお、このアプローチを検証するために、測定データが提供されています。 著者の経歴 Hee-Soo LEEは、キーサイト・テクノロジーのEEsof EDAグループでシグナルインテグリティー、パワーインテグ リティー、3D電磁界を専門とする優秀なアプリケーション・エンジニアです。1989年以来、キーサイト・テク ノロジー、アジレント・テクノロジー、ヒューレット・パッカードで、フィールド・アプリケーション・エンジニア、 コンサルティング・ビジネス・マネージャー、マーケティング・アプリケーション・エンジニアなどの職務を歴 任してきました。それ以前は、RF/マイクロ波回路デザインエンジニアとしてDaeryung Ind, Inc.に勤務していま した。RF、マイクロ波、高速デザインの分野で28年以上にわたるデザインとシミュレーションの経験を有します。 韓国の航空大学校を卒業し、電子工学理学士の学位を取得しています。 Cindy CuiはキーサイトのEEsofチームのアプリケーションエンジニアです。天津大学でマイクロエレクトロニクス の理学修士号を取得しています。キーサイトで6年以上にわたる高速デジタル、RFICデザイン、デバイスモデリ ングのサービス・サポート経験があり、DDR4デザイン、PCIe、IBISモデリング、シミュレーションと測定の相 関関係を専門としています。キーサイトに勤務する前は、ケイデンスで4年間ケイデンス・シミュレーション・プ ラットフォームのアプリケーションエンジニアとして従事しました。 Heidi Barnesは、キーサイト・テクノロジーのEEsof EDA グループで高速デジタルアプリケーションを担当するシ ニア・アプリケーション・エンジニアです。最近では、電磁波、トランジェント、チャネルシミュレーターを活 用して、高速SERDESとパラレルバス通信リンクの課題解消に取り組みました。これまでの経歴としては、アド バンテストグループのベリジーで自動テスト装置テストフィクスチャのシグナルインテグリティーに関する6年間 の経験、アジレント・テクノロジーでRF/マイクロ波の超小型回路パッケージングに関する6年間の経験、航空宇 宙業界ではNASAでの10年間の勤務経験があります。1986年に電気工学の学士号を取得してカリフォルニア工科 大学を卒業しました。2012年からキーサイトのEEsofに勤務しています。 Luis Boluñaはキーサイト・テクノロジーで高速デジタルシステムとテスト検証を担当するシニア・アプリケーショ ン・エンジニアです。高速SerDesアーキテクチャとバックプレーンデザインの測定とシミュレーションにおいて 豊富な経験を有します。専門は、シグナルインテグリティーとミックスシグナル回路デザインです。シスコシス テムズ、ラムバス、マイクロソフト、ナショナルセミコンダクターなど、シリコンバレーでほぼ23年にわたって 活躍しています。関心のある研究テーマは、高速デザインにおけるシステムデザイン、テスト容易性、シミュレー ション、検証です。

はじめに データレート（またはスイッチング速度）がますます高速化し、供給電圧が低圧化するなかで、DDRメモリのデザ インエンジニアは常にシステムのノイズマージンの増大という課題に直面しています。ノイズの原因となるのは、 反射、クロストーク、エミッション、グランドバウンス、VCCのゆらぎなどがあります。 ノイズを引き起こす構造にはそれぞれほとんど違いはないものの、要因は互いに関連しているため、本質的に解 決が困難な問題です。DDR4メモリのデザインは、SerDesデザインとは大きく異なって、シングルエンド伝送方 式を採用し、複数のデータラインで構成されています。同じクロック基準を使ってすべての単一データラインを 一緒にスイッチングすることで、クロストークが非常に重大なノイズ問題になることがあります。スイッチング シグナルが、パッケージを通じて、ならびに誘導結合や容量結合およびグランドの戻り経路の共有によるパワー レールを通じて、近くのトレースに結合する傾向があるためです。この動作はもともと主に線形時不変系(LTI)で あり、信号の結合を表現する優れたモデルがあれば、容易に捕捉できます。クロストーク以外にノイズの原因と なるのは、デルタIノイズ（つまりdi/dtノイズ）です[1]。これにより、DDR4の重大なノイズ問題が明らかになります。 同時スイッチング電流は、パワープレーンやグランドプレーンの周波数依存性リアクティブインピーダンスと相 互作用することで、電源供給ネットワーク(PDN)に電圧ノイズを生じます。この電圧ノイズはデバイスのプリドラ イバ供給電流に直接影響を及ぼし、振幅とタイミングのジッタノイズが原因となってアイの大きさを著しく変動 させます。生じた電圧ノイズは、PDNの電流のスイッチング速度、PDNの誘導性リアクタンス、流れる電流の量 の3つの要因に依存します。これは複雑な非線形時間変動現象です。 このクロストークとデルタIノイズは、DDR4デザインにとって重大なノイズ発生源であり、同時スイッチング出 力ノイズ(SSON)またはSSNとして知られています[2]。 DDR4システム（最大3200 MT/s）の場合、符号間干渉(ISI)とランダムジッタ(RJ)により生じたタイミングマージ ンの不確かさは、ユニットインターバル(UI)の短縮のために無視することはできません[3]。RJとISIの影響を正確 に考慮するために、JEDECは、DDR4規格において1e-16 BERで新しいDQレシーバーに準拠するマスクを発表し ました[4]。 図1.　JEDECによる2012年のDDR4規格でDQレシーバーに準拠するマスク

この新しいDQ準拠規格は、1e-16という超低BERレベルのアイ開口部が必要とされるため、シミュレーションに 基づくデザイン手法に新たな課題をもたらします。従来のシミュレーションアプローチは、SPICE方式のタイム ドメイン・シミュレーション・テクノロジーに基づくものでした。トランジェント・コンボリューション・シミュレー ションは、一連のSパラメーター、伝送ラインモデル、SPICEネットリスト、IBISファイルを効率的に処理するこ とでよく知られています。そうは言っても、超低BER測定データを計算するために、何百万というビットをシミュ レーションするのは、シミュレーション速度の見地からも現実的ではありません。図2でわかるように、符号間干 渉(ISI)とランダムジッター (RJ)によって生じるアイの縮小は、低データレート(800 Mb/s)では比較的小さいもの です。ただし、3200 Mb/sのデータレートシステムにおけるISIとRJの影響のために、タイミングマージンは103 から1016ビットへと9% UI (15ps)低下します。これは、たとえ数千ビットを使用したとしても、タイムドメイン シミュレーションで、1e-16 BERレベルによってアイ開口部を正確に予測するには全く不十分であることを示して います。一般的なアプローチは、シミュレーションデータを使って、タイミングと電圧バスタブ曲線を外挿する ことですが、この外挿はデータ入力の質に大きく左右されます。超低BERで正確にジッタを分離し、RJを正しく 予測するには、最低でも数百万ビットが必要とされます。数百万ビットは測定において現実的で、シミュレーショ ンでは可能かもしれませんが、1016ビットは測定においてもトランジェントシミュレーションにおいても現実に 即していません。 103 ビットトレースの 境界線 1016 ビットトレースの 境界線 図2.　異なるデータレートでのアイ開口部に対するISIとRJの影響 DDR4の統計的シミュレーションアプローチ SPICE方式タイムドメインシミュレーションの制限を解消するために、統計的シミュレーション手法が開発され、 DDR4デザインにとって必要不可欠なものになってきました[5]。統計的シミュレーションアプローチは次のような プロセスで行われます。まず、チャネルのインパルス応答、IBISモデルに基づくトランスミッターとレシーバー を評価または取得します。次に、概念的に無限の単発ビットパターンの統計分布を使って、統計的技法を適用し ます。これにより、目的のBERレベルで実際のビットシーケンスを実行しなくても、超低BERで直接アイの確率 分布を捕捉できます[6]。そのため、このアプローチでは、BER等高線を測定する非常に高速の方法が可能になりま す。JEDECのDDR4規格に関して、1e-16等高線を数秒で取得することもできます。

ロジック1 ロジック0 図3.　統計的シミュレーションアプローチ 図4は、1バイト（8 DQと1 DQS）のDDR4プリレイアウト・チャネル・モデルに適用されたシミュレーション時 間の比較の例を示しています。正確なRJ外挿を行うには、SPICE方式のトランジェントシミュレーションで最低 100万ビット(1e-6 BER)が必要です。これは実行に4587秒かかるため（ADS Transient Simulatorを使用した場 合）、統計的シミュレーション手法（ADS DDR Bus Simulatorを使用した場合）に比べて、350倍の時間がかかる ことになります。 トランジェント、1 Mビット、4587秒 静的シミュレーション、13秒 図4.　トランジェント／統計的アプローチによるアイダイアグラムの結果 統計的シミュレーションアプローチのSSNの課題 前のセクションで説明したように、統計解析手法を使用することで、SPICE方式タイムドメインシミュレーショ ン手法に比べて、ほんの少しの時間で超低BER等高線を取得できます。クロストークに関連するノイズの原因は 線形時不変系(LTI)のため、インパルス応答の特性評価中に統計的シミュレーションで十分対応できます。ただし、 他のノイズ原因であるデルタIノイズは時間変動します。ここで、超低BER等高線の計算には統計的シミュレーショ ンを使用しなければならないのに、SSNに関するデルタIノイズの原因が考慮されないという問題が生じます。 この問題に対応するために、本書では、実用的かつ効率的なSSN誘起ジッタとノイズモデル抽出手法を提案します。 抽出されるジッタとノイズの値は、特定のBERレベルで、またJEDEC DQ準拠マスクで、アイの高さと幅の計算 の修正に使用して、アイマージンが正確に反映されるようにします。

トランジェントシミュレーションを使用したマスク補正係数の抽出 振幅とジッター補正係数を含む、マスク補正係数（MCF）は、2つのアイの高さ（1つはデルタIのノイズ寄与があり、 もう1つはないもの）の差として定義され、アイの幅に対しても同様です。マスク補正係数の正確な抽出には、デ ルタIのノイズを考慮に入れて、トランジェントシミュレーションを使用する必要があるため、抽出のためにどの 程度のビット数をシミュレーションする必要があるかを最初に判断します。 ビット数を増加しても、デルタIからの振幅とジッターノイズがそれほど増加しなければ、マスク補正係数の抽出 に必要なビット数は比較的少なくてすみます。図5は、このための簡単なテスト回路を示しています。これは、ト ランスミッターとレシーバーのためのPower Aware Tx/Rx IBISモデル、チャネル、PDNモデル、VRM（電圧レギュ レーターモジュール）回路で構成されています。 パワーアウェア プリレイアウト・チャネル・ IBISモデル モデル Rx IBISモデル VRMモデル PDMモデル 図5　抽出に必要なビット数を決定するテスト回路 5Kビットと50Kビットの2種類のシミュレーションを実行し、それぞれ1e-3と1e-4の特定のBERレベルでアイの 高さとアイの幅に変化があるかどうかを確認しました。図6は、デルタIによって生じた振幅とジッターノイズが、 シミュレーションで使用したビット数によってあまり変化していないことを示しています。この場合の変化は1% にも満たないものです。5Kビットが要するシミュレーション時間は50Kビットの10分の1なので、本書では、抽 出プロセスを迅速に行い、精度の損失を最小限に抑えるために、5Kビットを使用して、マスク補正係数を抽出す ることにします。

5 kビット、460秒 50 kビット、4,536秒 図6　5kビットと50 kビットのトランジェントシミュレーションでのアイ高さ／幅の比較 この結果から、5Kビットのトランジェント解析によって、マスク補正係数の妥当な値が得られることがわかって います。それでは、16のDQライン例を使って、抽出プロセスを検討していきましょう。図7で示すように、2つ のテスト回路を構築します。 ケース2 ケース1 図7.　左側の図はPDNを使ったケース1を、右側の図はPDNを使わないケース2を示しています。

両方のテスト回路はトランスミッター、チャネル、レシーバーからなる似たような構成になっています。ただし、 ケース1にはPCB PDNのEM（電磁界）モデルがあり、デルタIノイズの原因を検討するためのVRM回路が含まれて います。ケース2には一定の電圧を供給する理想的な電圧ソースがあります。5000ビットのトランジェントシミュ レーションにより、図8に示すアイダイアグラムが得られます。 ケース1（PDNあり） ケース2（PDNなし） 図8.　PDNがある場合とない場合の16 DQライントランジェント解析 予想どおり、PDNケースの場合、デルタIによって生じる振幅とジッタノイズが原因となって、アイはより小さく なっています。同じBERレベルで、アイの幅は396psから377psへ、アイの高さは448mVから423mvへと変化 しています。PDNによって生じるSSNの振幅とジッタノイズのマスク補正係数は、これらの2つの値の差によっ て計算することができ、表1に示すように、振幅が25mV、ジッタが19 psになります。 振幅ノイズ補正係数 ジッタノイズ補正係数 25 mV 19 ps 表1.　16DQラインの場合に抽出されたマスク補正係数 このアプローチの利点の1つに、実際の測定で見逃すことのできないノイズの原因を分離できることがあります。 この例でわかるように、マスク補正係数を抽出するのは比較的容易なプロセスです。このマスク補正係数は、特 定のBERレベルおよびDDR4統計的シミュレーションのDQレシーバー準拠マスクで、アイの高さと幅の結果を補 正するために使用します。

マスク補正係数とDQラインの数 ここまでで、DDR4統計解析の課題について説明し、新しい実践的なソリューション（特定のBERにおけるアイの 高さと幅の値を補正し、抽出したマスク補正係数を使ってDQレシーバーのコンプライアンスマスクを変更するこ とでこの課題に対応するソリューション）を提案しました。また、16のDQラインを使って抽出を行いました。前 に説明したように、デルタIノイズはPDNを流れる電流の量に比例します。合計電流は、同時にスイッチングを行 うトランスミッターとレシーバーの合計数によって異なります。64のDQラインでのマスク補正係数の完全な抽出 に進む前に、DQラインの数またはトランスミッター／レシーバーに応じたデルタIノイズの動作を検討しておくと いいでしょう。 すべてのDQラインのビットパターンが同じ、つまり各DQラインが同じレートでオンまたはオフになるようであ れば、合計電流は直線的な比例関係になります。これはすべてのトランスミッターやレシーバーの電流の引き出 しが同じ時点で行われるためです。図9は、電源を流れる合計電流は、同じビットパターンを持つDQの合計数に 比例するという理解を立証しています。図9は、4、8、12、16、20、24、28、32、36、48、64のDQライン のスイッチングを伴う電源からのスイッチング電流の波形を示しています。ピーク電流は1Aに近く、64のすべて のDQラインが同じビットパターンで実行されているという最悪のケースです。 図9は、同じデータ・ビット・パターンを伴い、DQラインを4から64に増大した場合のスイッチング電流の波形を示しています。 ただし、実際には、各DQラインのデータのビットパターンは異なります。そのため、合計スイッチング電流が同 じ動作を示さないことがあります。疑似ランダム・ビット・シーケンス・ソースに異なるシード値を割り当てる ことで、より現実的な動作を解析することができます。図10は、スイッチング電流の波形が、スイッチングトラ ンスミッターとレシーバーの数に直線的に比例していないことを証明しています。ピーク電流は、「同じビットパ ターン」のケースの約半分です。マスク補正係数の抽出は、データラインの数が多い場合でも容易なため、スケー ラビリティのための式を導出するのではなく、異なるビットパターンを伴う実際のメモリーアーキテクチャに従っ て、64のDQラインを有効にした状態で、マスク補正係数の抽出を行うことが望ましいと言えます。

図10は、ランダムなデータ・ビット・パターンを伴う、DQラインを4から64に増大した場合のスイッチング電流の波形を示しています。 ランダムなデータ・ビット・パターンを伴う、64のDQラインをすべて有効にすると、図11に示すアイデータが 得られます。 PDNなし PDNあり、16ライン PDNあり、64ライン 図11　PDNなし、PDNあり（16DQラインと64DQライン）の比較 最初に、DQラインが増えると、アイが小さくなるのがわかります。この例では、DQラインが16から64になった 場合に、アイの高さと幅のクロージャーは24mVと6psです。 これでマスク補正係数は49 mVと25psになります。それでは次に、マスク補正係数を使って、アイの高さと幅の 計算を補正する方法およびJEDEC DQコンプライアンスマスクを変更する方法を説明します。

ソリューションのバリデーション - 測定とシミュレーションの比較 本書では、提案した方法の検証のために、Xilinx Kintex Ultrascale™FPGAプラットフォームボード(KCU-105)を 使用しました。テストボードは、図12に示すように9.27 x 5インチのPCBで、16層スタックアップ構造になって います。これには、Micronの256 Mb x 16 DDR4 SDRAMメモリーチップが4個とXilinxのXCKU040 FPGAチッ プが1個使用されています。 図12は、XilinxのUltra-scale FPGAプラットフォームボードKCU-105を示しています。 図13は、DDR4メモリーとFPGAチップの信号とパワーの接続を示しています。単一の電源分配回路を使って、 DDR4とFPGAチップに電力が供給されています。各DDR4には16のDQラインがあります。 DQ、DQS、CLKなど 図13は、FPGAとDDR4の信号とパワーの接続を示しています。

検証のために、EMベースのモデリングアプローチを使って、チャネル（DQ、DQSなど）と、モデル化されたデ カップリングコンデンサーを伴うPDNのシミュレーションモデルを生成しました。前の例と同様のマスク補正係 数を抽出するために、1つはPDNを使い、もう1つはPDNを使わずにこの2つのシミュレーションを実行しました。 図14で示すように、PDNが寄与する著しいSSNノイズがあることがよくわかります。 前の例で行った同じ手順を使って、振幅とジッターノイズのマスク補正係数を見つけることができます。表2で示 すように、それぞれ94mVと16psです。 振幅ノイズ補正係数 ジッタノイズ補正係数 94 mV 16 ps 表2 　テスト基板用のマスク補正係数 測定は、キーサイト・テクノロジーのDSAV334A Infiniiumオシロスコープ[7]上で、N6462A DDR4コンプライ アンス・テスト・アプリケーションを使用して行われました。測定セットアップを図14に示します。 図14.　測定セットアップ

検証のために、64のDQの中からDQ35を1億900万ビット（1e-8のBER等高線に近い）で2400速度グレードで測 定しました。測定データを図15に示します。測定されたアイの幅は339 psで、アイの高さは271 mVでした。 測定結果 （1e-8のBER） アイの幅 339 ps アイの高さ 271 mv 図15.　2400速度グレードで1300万ビットで測定されたDQ35 DDR4バスの統計シミュレーションでは、モデル生成を高速化するため、1つのI/Oバンク（16ビット）だけをEM でモデル化しました。ここでは、I/Oバンク間のクロストークはわずかであると仮定しています。シミュレーショ ン回路には、パワーアウェアIBISモデルによるトランスミッターとレシーバー、EMモデル化されたチャネル（DQ、 DQS、CLKなど）が含まれます。統計シミュレーションを実行して、1e-8と1e-16の2つのBERレベルでアイデータ を取得しました。 DQ 35データラインに関しては、シミュレートされたアイの高さは、1e-16のBERで367 mV、1e-8で374 mVで した。アイの幅は1e-16のBERで348 ps、1e-8で356 psでした。図16に、DQ 35のシミュレーション結果を示し ます。

図16.　DQ35の統計シミュレーション結果 シミュレーション結果と測定結果を並べて表示すると、図17のようにきわめて高い相関が見られます。シミュレー ション結果のほうが測定結果に比べてわずかにアイが大きいのは、シミュレーション結果ではデルタIによって生 じるノイズの寄与が考慮されていないからです。 図17.　並べて比較した結果 まず、JEDEC DQマスク仕様にマスク補正係数を適用することで、新しいマスク仕様が得られます。補正後の新 しいマスク仕様は、0.2 UIおよび130 mVではなく、0.23 UIおよび224 mVになっているはずです。 JEDEC仕様のDDR4 DQマスク 補正係数適用後の新しいDQマスク アイの幅 0.2 UI 0.23 UI アイの高さ 130 mv 224 mv

図18は、補正されたマスクを使って図16を再描画したものです。補正後にもDQ35が規格を満たしていることが わかります。 図18.　補正されたマスクを使ったDQ 35のアイ 次に、マスク補正係数を図16の統計的シミュレーションの結果に適用して、SSNによって生じるデルタIノイズの 分布を補正してみます。補正後の結果は表3に示される測定データに非常に近いものになります。 1e-16 BERでのDDR BUS 1e-8 BERでのDDR BUS 測定結果 シミュレーション／ シミュレーションの結果 シミュレーションの結果 (1e-8 BER) 測定の差 補正係数なし 補正係数あり 補正係数なし 補正係数あり アイの幅 323 ps 307 ps 348 ps 332 ps 339 ps 2% アイの高さ 360 mv 266 mv 371 mv 277 mv 271 mv 2.2% 表3.　最終的な比較 表はこの2つの良好な相関関係を示しています。表3に示すように、1e-8 BERレベルで、アイの幅が0.2%、アイ の高さが3%未満です。 まとめ このホワイトペーパーでは、マスク補正係数を使ってDDR4統計的シミュレーションの精度を向上する手法を提案 しました。マスク補正係数の抽出は比較的簡単なプロセスですが、それでも妥当な精度が得られ、SSNによって 生じる時間変動デルタIノイズによる統計的シミュレーションの制限を解消することができます。測定データとシ ミュレーションデータについて検証された相関関係により、この手法はDDR4デザインに効果的に使用できること が証明されました。

参考資料 [1] H. Shi, G. Liu, and A. Liu,「Analysis of FPGA simultaneous switching noise in three domains: time, frequency, and spectrum」, Proc. DesignCon 2006, 2006年2月 [2] James P. Libous and Daniel P. O’Connor,「Measurement, Modeling, and Simulation of Flip-Chip CMOS ASIC Simultaneous Switching Noise on a Multilayer Ceramic BGA」, IEEE Trans on Components Packaging, and Manufacturing Technology, Part B, Vol. 20, No. 3, 1997年8月 [3] Penglin Niu, Fangyi Rao, Juan Wang etc.「 Ultrascale DDR4 De-emphasis and CTLE Feature Optimization with Statistical Engine for BER Specification」DesignCon 2015 [4] JEDEC DDR4 SDRAM Specification_JESD79-4A, NOVEMBER 2013 [5] Fangyi Rao, Vuk Borich, Henock Abebe, Ming Yan「 Rigorous Modeling of Transmit Jitter for Accurate and Efficient Statistical Eye Simulation」, DesignCon 2010 [6] Keysight,「 A New Methodology for Next-Generation DDR4 - Application Note」 [7] Ai-Lee Kuan,「 Making Your Most Accurate DDR4 Compliance Measurements」, DesignCon 2013 [8] Larry Smith and H. Shi,「 Design for Signal and Power Integrity」, DesignCon 2007

18 | Keysight | 同時スイッチングノイズに起因するジッタモデルを使った、正確な統計に基づくDDR4マージンの予測 - DesignCon 2017発表のホワイトペーパー 絶えず発展 キーサイト独自のハードウェア、ソフトウェア、サービス、スペシャリストが、お客様の 次のブレークスルーを実現します。ヒューレット・パッカードからアジレント、そしてキー サイトへ myKeysight www.keysight.com/find/mykeysight ご使用製品の管理に必要な情報を即座に手に入れることができます。 キーサイト・テクノロジー株式会社 本社〒192-8550 東京都八王子市高倉町9-1 受付時間 9：00-12:00 / 13:00-18：00（ 土・日・祭日を除く） TEL 0120-421-345 (042-656-7832) FAX 0120-421-678 (042-656-7840) Email contact_japan@keysight.com www.keysight.co.jp © Keysight Technologies, 2017 Published in Japan, January 25, 2017 5992-2133JAJP 0000-00LTK www.keysight.co.jp